对于三维堆叠的动态随机存取存储器(DRAM)模块，一些信号可以与其他不同的芯片信号进行共享(假设具有相同布局的芯片)，包括地址总线、数据总线、读出控制、写控制、电源等[3]。有些结构已经完成了实验测试[4]。看来，制造工艺吸引了更多的关注，但还应当强调更多的仿真分析。不少研究工作已经完成，主要集中在研究不同TSV结构的电气特性以及计算TSV结构寄生电参数的解析公式上面[5-8]。然而，TSV在多层基板中的电磁建模和分析在它进入生产前是至关重要的。
由于具有导电特性的硅基板对于TSV周围环绕的绝缘氧化物(SiO2)隔离材料以及TSV金属化形成的隔离层均会产生寄生电容效应，串扰成为减少TSV性能的关键问题，尤其是在TSV阵列中。许多研究已集中在TSV的串扰问题。文献[9]提出了一种基于一个三维传输线矩阵(3D-TLM)的TSV与基板之间的耦合模型，并将其用于分析PLL系统中的串扰问题。文献[10]给出了TSV之间串扰的集总模型。基于以前的分析，TSV间串扰对信号完整性的影响很大。为了评估TSV对电路性能的影响，眼图仿真是一个很好的选择[11]。此外，已提出一些方法来解决串扰问题。文献[12]分析了不同配置的GND TSV的影响，并得出结论，加入GND TSV能有效降低串扰。文献[10, 13-14]讨论了三维集成电路中的耦合噪声抑制技术。文献[15]提出了一种新型工艺，用来在不牺牲其传输特性的前提下降低TSV加工难度。
本文主要研究GS结构TSV和GSSG结构TSV的建模方法及三维集成电路电源分配网络(PDN)建模与电磁敏感性分析问题。首先给出了GS结构TSV的电路模型，然后讨论了GSSG-BUMP-RDL模型的建模方法，接着建立了印制电路板(PCB)到三维集成电路的电源分布网络模型，包含PCB电源/地平面模型，PCB过孔模型，三维集成电路的封装模型，TSV对模型以及集成电路内部电源平面模型，最后使用该PCB到三维集成电路的整体PDN协同分析模型进行电磁敏感性仿真，预测三维集成电路的电磁敏感性。
1 GS结构TSV的电路模型 图 1为一对地-信号(GS)结构的TSV示意图，其电路模型如图 2所示，LTSV为TSV电感。为了验证电路模型的准确性，在HFSS中建立了一个GS结构的TSV对，它的各项参数如表 1所示。PORT1和PORT2都是集总端口，设置仿真频率为0.1~20 GHz，步长为0.1 GHz。同样在ADS中建立相应的电路模型，无源电路RLGC参数的计算公式为
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| 图 1 GS结构TSV对的立体图 Fig. 1 Space diagram of GS-structure TSV pair |
| 图选项 |
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| 图 2 一个GS结构TSV对的电路模型 Fig. 2 Circuit model of single GS-structure TSV pair |
| 图选项 |
表 1 GS结构TSV对的模型参数 Table 1 Model parameters of GS-structure TSV pair
| μm | |
| 参数 | 数值 |
| h | 100 |
| rTSV | 10 |
| tOX | 0.6 |
| pTSV | 40 |
| t | 1 |
| t1 | 1 |
| ??注：tOX—SiO2厚度；t1—铜平面厚度；t—SiO2平面厚度。 | |
表选项
 | (1) |
式中：RTSV_DC为TSV的直流电阻；RSKIN_PROX为考虑到趋肤效应和临近效应时，TSV的交流电阻，定义为
 | (2) |
 | (3) |
式中：h为TSV的长度；pTSV为TSV-TSV距离；rTSV为TSV半径；σTSV为TSV的电导率；p为TSV对的间距；f为频率；μ0为真空中的磁导率。
L(x, h)为TSV的自感和互感计算公式。在计算自感时，x为其半径；在计算互感时，x为2个TSV之间的距离。
 | (4) |
CTSV和GSi为TSV铜柱和半导体硅之间的容性效应电导引起的损耗。COX为顶层和底层TSV铜导体之间的容性耦合效应。
 | (5) |
 | (6) |
 | (7) |
 | (8) |
式中：ε0、εr, OX、εSi分别为真空、SiO2硅相对、硅介电常数；CSi为2个相邻TSV之间的电容；σSi为硅电导率。
在HFSS和ADS中得到的仿真结果如图 3所示。由此可得，散射参量中的插入损耗(S21)和反射参量(S11)的趋势完全相同，并且在整个仿真频率段上都有很好的拟合度。在20 GHz频点处，HFSS和ADS得到的S11的差别达到最大，为1.77 dB。因此可以证明了电路模型的准确性。
 |
| 图 3 HFSS和ADS中S11和S21的结果对比 Fig. 3 Comparison of S11 and S21 resultsbetween HFSS and ADS |
| 图选项 |
2 带有BUMP的GSSG结构TSV的电路模型 在GS结构TSV电参数提取的基础上，研究带有凸点BUMP的GSSG结构的TSV电参数提取。实际应用中，凸点是一个很重要的元素，它用来连接不同晶圆上的TSV或者连接TSV和重分布(RDL)层上的金属走线。因此，在仿真中需要考虑凸点的影响。同时，由于高集成度的需要，越来越多的TSV会以更小的间距集成在一个芯片中，在这种情况下，串扰将成为一个大的问题，因此需要研究GSSG结构，分析其串扰特性。图 4给出了GSSG结构的TSV示意图。TSV在硅基板中形成，传输信号和地，SiO2作为TSV与硅基板间的绝缘介质材料。凸点是直接与TSV接触的，底部填充材料采用CYCLOTENE系列的BCB，这种材料具有很好的强度、出色的温度稳定性和好的微波特性。TSV的电特性取决于它的参数和附近的材料特性，GSSG结构的参数在表 2给出，GSSG结构TSV的材料特性在表 3给出。
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| dBUMP—凸点直径；dTSV—TSV直径；hBUMP—凸点高度。 图 4 GSSG结构的TSV示意图 Fig. 4 Schematic diagram of GSSG-structure TSV |
| 图选项 |
表 2 GSSG结构TSV的模型参数 Table 2 Model parameters of GSSG-structure TSV
| μm | |
| 参数 | 数值 |
| hTSV | 100 |
| rTSV | 10 |
| tOX | 0.6 |
| pTSV | 40 |
| rBUMP | 15 |
| hBUMP | 5 |
| t | 1 |
| ??注：rBUMP—凸点半径; hTSV—TSV高度。 | |
表选项
表 3 GSSG结构TSV的材料特性 Table 3 Material characteristics of GSSG-structure TSV
| 参数 | 数值 |
| σSi/(S·m-1) | 10 |
| σTSV/(107 S·m-1) | 5.8 |
| σBUMP/(107 S·m-1) | 5.8 |
| εr, Si | 11.9 |
| εr, OX | 4 |
| εr, BCB | 2.65 |
| μr, TSV | 1 |
| μr, BUMP | 1 |
| ??注：σBUMP—凸点电导率；εr, Si—硅相对介电常数；εr, BCB —BCB相对介电常数；μr, TSV、μr, BUMP —TSV、凸点相对磁导率。 | |
表选项
图 5为GSSG结构TSV的电路模型。其中RTSV、COX可类比于GS结构TSV的计算式(1)~式(8)。
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| 图 5 GSSG结构TSV的电路模型 Fig. 5 Circuit model of GSSG-structure TSV |
| 图选项 |
为了验证所建立模型的准确性，首先在HFSS中建立了如图 4所示的模型，模型的参数和所用材料特性与表 2、表 3相同，在HFSS中仿真得到0.1~20 GHz频段内TSV结构的S参数结果。然后在ADS中建立了如图 6所示的电路模型，无源电路参数RLCG的值通过在MATLAB中编辑公式计算得到。在ADS中仿真得到0.1~20 GHz频段内电路模型的S参数结果。图 7给出了HFSS和ADS的S参数仿真结果对比。其中S31和S41可分别表征2个信号TSV的近端和远端耦合特性，由结果可知，电路仿真结果和电磁场仿真结果有很高的拟合度。
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| 图 6 ADS中建立的GSSG结构TSV的等效电路图 Fig. 6 Equivalent circuit diagram of GSSG-structure TSV in ADS |
| 图选项 |
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| 图 7 HFSS和ADS中S参数仿真结果对比 Fig. 7 Comparison of S parameter simulation results between HFSS and ADS |
| 图选项 |
3 PCB到三维集成电路的电源分布网格模型 3.1 PCB电源/地平面建模 图 8为一对电源/地平面对，它由2个完整的金属平面构成，中间由介质材料隔离。平面为高频电路供电，并为信号线提供电流返回路径。工作频率很高并且电源噪声尽量小的封装和电路板，需要电源平面供电才能可靠工作。在图 8中，将电源/地平面对放置在三维笛卡儿坐标系中，并设置其中一个地平面的顶点为(0, 0, 0)。电源/地平面对中平面的长度为a，宽度为b，介质厚度为ht，基板材料介电常数为εr。在顶层和底层平面设置端口用于测量阻抗。阻抗反映了电压和电流之间的关系，同时因平面是无源结构，测量得出的阻抗或导纳就代表了传递函数。图 8中的2个端口，记为PORT1和PORT2，位置坐标为(xi, yi)和(xj, yj)。端口尺寸为Wx和Wy。
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| 图 8 完整电源/地矩形平面 Fig. 8 Intact power/ground plane |
| 图选项 |
电源/地平面的阻抗计算，常用的方法有：①局部元件等效电路(PEEC)集总元件建模方法；②基于模型的方法；③多种频域及时域的离散化方法；④解析方法。这里笔者选用解析方法中的谐振腔法来计算电源/地平面的阻抗。
假设a和b都远大于ht，而ht远小于λ(波长)。对于所有的电子封装(单芯片和多芯片模块)此假设均成立。则平面上端口位置的阻抗矩阵Z为
 | (9) |
式中：w、μ、d分别为角频率、磁导率、电源/地平面间距；kmn、εn、εm分别为平面传输mn模式下的传播常数, m、n模式下的介电常数；k为波数。
 | (10) |
其中：(txi, tyi)和(txj, tyj)为端口尺寸。由波数k引起的扰动是一种损耗，这里：
 | (11) |
式中：波数的实部和虚部分别为
 | (12) |
 | (13) |
其中：ω为角频率；tan δ为电介质材料的耗散因子；γ为电路中所用导体的趋肤深度。
3.2 过孔的分段式建模 随着IC技术和系统集成的发展，互连密度不断增加，过孔广泛应用在多层板结构中实现不同信号层信号之间的互连，实际应用中过孔常穿过电源/地平面对。在高频条件下，由电源/地平面组成的空谐振腔是影响过孔性能的重要因素之一。这是因为平面的尺寸很大，很多谐振模式都落在高速数字信号的有效带宽内。
过孔是比较特殊的互连元件，信号经过过孔切换到不同的信号层，而过孔的返回路径却是完整的电源/地平面。电源/地平面的面积可以达到过孔面积的几百万倍，这就表明了流经过孔的信号，其返回路径的面积比它传输路径的面积要大得多。并且，由于所有的过孔都共用一个电源/地平面，它们的返回电流间会发生耦合，这也就会严重制约过孔的传输性能，特别是在电源/地平面的谐振点附近。在电源/地平面的谐振点上，过孔的传输特性会表现出最差的状态。同时，相比于高频信号的波长，过孔(信号路径)的尺寸相对较小，而电源/地平面(返回路径)的尺寸很大，因此可以确定决定过孔传输特性的是返回路径，而不是信号路径。
在高频时，由于PCB中电源/地平面对的空腔谐振特性会严重影响过孔的传输质量，为了对过孔进行精确地建模，使用分段式过孔建模方法，在过孔建模中将平行板谐振腔效应考虑进去，实现方法是在电路模型中加入过孔中心所在处的平面阻抗数据，并将过孔分解为几部分，每部分都用二阶LC电路模型建模，随后将各部分连成整个的过孔建模。图 9为单个过孔结构的分解示意图。将一个过孔分成顶层传输线到过孔的垂直转换结构，中间穿过多层板的垂直过孔结构，过孔到底层传输线的垂直转换结构3部分。图 10为单个过孔的分段式建模电路模型。其中：Ctp为微带线对地的电容与焊盘对地的电容之和；Ltp为微带线的对地电感；Ltv为上/下柱体的自感；L为中间柱体的电感；Ctv为上/下柱体的对地电容；C为中间的柱体对参考平面的电容。
 |
| 图 9 单个过孔结构的分解示意图 Fig. 9 Schematic diagram of single via hole structure divided into small parts |
| 图选项 |
 |
| 图 10 单平面对中单个过孔的等效电路 Fig. 10 Equivalent circuit of single via in single plane |
| 图选项 |
图 11为一个三维集成电路与PCB相连的模型，在该模型中，PCB板的长为2 cm，宽为1 cm，PCB板为4层板，其层叠结构为信号-地-电源-信号。金属层厚度为0.035 mm，介质材料为FR4，介电常数为4.4，各层介质厚度分别为0.8、0.4、0.8 mm。PCB板上的4个过孔依次为地过孔-电源过孔-电源过孔-地过孔。过孔的直径为0.2 mm，焊盘的直径为0.3 mm，反焊盘直径为0.4 mm，过孔间的距离为0.5 mm。电源过孔和地过孔都是埋孔的形式，并且地过孔没有穿过电源/地平面，因此不用考虑电源/地平面的谐振效应，地过孔可以直接等效为一个电感。这里只需对电源过孔做分段式的过孔建模。
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| 图 11 三维集成电路与PCB板连接结构 Fig. 11 Connecting structure between 3D ICs and PCB |
| 图选项 |
在HFSS中建立过孔模型，提取电源过孔中心的电源/地平面的阻抗数据，如图 12所示，同时在电源过孔中心位置的电源/地平面之间添加集总端口(见图 13)，记为PORT1和PORT2，设置仿真频率为0.1~10 GHz，频率步进为0.1 GHz。将HFSS仿真的阻抗参数导入到ADS中。PCB过孔的寄生电感(单位为nH)可以由式(14)计算得到:
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| 图 12 HFSS中建立的电源过孔模型 Fig. 12 Power via hole models established in HFSS |
| 图选项 |
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| 图 13 在电源过孔中心电源/地平面间设置集总端口 Fig. 13 Lumped port added between power and ground plane in center of power via hole |
| 图选项 |
 | (14) |
式中：hv为孔的高度，inch(1 inch=25.4 mm)；dVIA为过孔中心钻孔的直径; L的单位为nH。对于电源过孔，经计算可得，Ltv=0.604 nH，L=0.302 nH。对于地过孔，经过计算，L=0.906 nH。
PCB过孔本身存在着寄生电容，定义PCB过孔在铺地层上的阻焊区直径为d2，PCB过孔焊盘的直径为d1，PCB板的厚度为hPCB，则PCB过孔的寄生电容数值(单位为pF)近似于：
 | (15) |
式中:hPCB、d1、d2的单位为inch。对于电源过孔，经计算得到CPCB=0.58 pF，Ctv=1.16 pF。因此，一个电源过孔的电路模型如图 14所示。
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| 图 14 电源过孔电路模型 Fig. 14 Circuit model of power via hole |
| 图选项 |
3.3 BGA封装参数提取 使用由法国LATTIS实验室开发的IC-EMC集成电路EMC仿真软件。利用其Advanced Package Model工具，实现对BGA64封装的参数提取。Geometry File选取软件自带封装库中的BGA 64，导入后的封装视图如图 15所示。选取图 16中的橙色框中的4个引脚作为GPPG引脚，从下到上依次为pin1、pin2、pin3、pin4。在具体提取参数中：Lii为pin(i)引脚的自感，Lij为pin(i)和pin(j)引脚间的互感，Cii为pin(i)引脚的电容，Cij为pin(i)和pin(j)引脚间的互容，Rii为pin(i)引脚的电阻。
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| 图 15 BGA 64封装视图 Fig. 15 View of a BGA 64 package |
| 图选项 |
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| 图 16 选取pin1~pin4作为GPPG引脚 Fig. 16 pin1 to pin4 chosen as GPPG pins |
| 图选项 |
表 4为pin1~pin4的所有封装参数提取结果。由于pin1、pin4引脚上电流流向与pin2、pin3引脚上电流流向相反，因此得到引脚的总电感计算公式和结果如下：
表 4 BGA封装的pin1~pin4的参数提取结果 Table 4 Parameter extraction results of BGA package from pin1 to pin4
| 电阻/Ω | 电容与互容/pF | 自感与互感/nH |
| R11=0.143 | C11=0.209 | L11=3.732 |
| R22=0.142 | C22=0.221 | L22=3.697 |
| R33=0.134 | C33=0.218 | L33=3.408 |
| R44=0.122 | C44=0.210 | L44=3.092 |
| C12=0.073 | L21=1.621 | |
| C23=0.071 | L13=1.062 | |
| C24=0.002 | L14=0.521 | |
| C34=0.060 | L23=1.492 | |
| C13=0.002 | L24=0.619 | |
| L34=0.749 |
表选项
 | (16) |
 | (17) |
 | (18) |
 | (19) |
在ADS中建立pin1~pin4引脚的封装参数原理图如图 17所示。
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| 图 17 pin1~pin4引脚的封装模型 Fig. 17 Package circuit model of pin1 to pin4 |
| 图选项 |
3.4 IC-PDN建模 由于芯片内部的PDN尺寸非常小，因此不需要考虑谐振腔效应，因此单层芯片的PDN阻抗可用简单的LC串联模型来表示。而三维集成芯片的2层堆叠PDN可以由2个PDN与TSV级联的模型来表示。
为了得到IC-PDN的LC等效电路，采用电路仿真与场仿真结果拟合的方法，具体步骤如下：
1) 在HFSS建立IC-PDN模型，电源/地平面尺寸为1 mm×2 mm，铜厚为1 μm，介质为硅，介电常数为11.9，介质厚度为10 μm。在电源/地平面的中心添加集总端口仿真电源地平面S参数和阻抗参数。
2) 将得到的S11参数导入ADS，如图 18所示。得到IC-PDN的平面Z参数如图 19所示，Zin1为PDN输入阻抗。
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| 图 18 ADS原理图 Fig. 18 Schematic diagram of ADS |
| 图选项 |
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| 图 19 IC-PDN平面Z参数 Fig. 19 Z parameter of IC-PDN plane |
| 图选项 |
3) 在ADS中建立串联LC模型，对阻抗参数拟合得到LC的值，如图 20所示。此时的电感为7.302 7 pH，电容为21.007 9 pF。
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| 图 20 LC串联电路模型 Fig. 20 Series circuit model with LC |
| 图选项 |
3.5 三维集成电路敏感性预测模型 将PCB电源/地平面，过孔模型，BAG封装模型，IC-PDN模型和GPPG TSV模型进行级联，设置TSV间的间隔为0.5 mm，其他的尺寸与表 2相同。各部分级联后的结构如图 21所示。定义发生敏感现象的标准为：IC上PDN上电压波动为正常值的20%。此时即可视为IC敏感，记录干扰信号的频率和大小，即为三维集成电路在此频点的敏感度。
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| 图 21 敏感性协同仿真模型 Fig. 21 EMS collaborative simulation model |
| 图选项 |
在PCB的电源平面添加+5 V的电压，同时在电源平面上施加不同频率的干扰信号，监测IC-PDN电源层接收到的电压情况。在0.1~2 GHz范围内，设置频率扫描步长为0.1 GHz，就可以得到各频点处三维集成电路的敏感度，在不同频点处发生敏感现象时, 注入干扰Iinject如图 22所示。
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| 图 22 敏感性协同仿真结果 Fig. 22 EMS collaborative simulation results |
| 图选项 |
经仿真观测可获得在一定的敏感性阈值标准下，该电源网络发生敏感时每个频点处的注入EMI噪声电压的幅值大小。通过对该PDN敏感性分析可知，该三维集成电路PDN在很宽的频段范围内对耦合在电源信号的噪声干扰都较为敏感，并且相比于高频，所研究三维集成电路PDN在低频时对噪声更加敏感，特别是在0.3~0.5GHz以内。因此在实际应用中，需要对该频段内芯片PDN采取各种措施以提高其抗干扰度，并控制PDN上受扰电源信号以避免发生敏感现象。
4 结论 本文研究了GSSG结构TSV的建模方法及三维集成电路PDN模型各个部分的建立方法并分析了其电磁敏感特性。
1) 提出了单对GS结构TSV、多对GSSG结构TSV的准确电路模型。
2) 提出了PCB板PDN、三维集成电路PDN的建模方法。
3) 结合PCB和IC级PDN模型，提出一种三维集成电路电磁敏感性的建模分析方法。
该方法可对三维集成电路内部电源网络设计及电磁敏感性分析提供较好的理论指导。
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