涂开辉^{1, 2},
黄志洪¹,
侯峥嵘¹,
杨海钢^{1, 2,,}
1.中国科学院电子学研究所 北京 100190
2.中国科学院大学 北京 100049
基金项目:国家自然科学基金(61876172, 61704173)，北京市科技重大专项课题(Z171100000117019)

详细信息

作者简介:涂开辉：男，1984年生，博士生，助理研究员，研究方向为大规模集成电路设计自动化
黄志洪：男，1984年生，博士，助理研究员，研究方向为可编程逻辑芯片设计技术
侯峥嵘：男，1994年生，研究方向为大规模集成电路设计自动化
杨海钢：男，1960年生，博士生导师，研究员，研究方向为可编程逻辑芯片设计技术，大规模集成电路设计自动化

通讯作者:yanghg@mail.ie.ac.cn

中图分类号:TN402

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出版历程

收稿日期:2019-03-12
修回日期:2019-05-30
网络出版日期:2019-06-04
刊出日期:2019-11-01

Research on Efficient FPGA Bitstream Generation System Based on Mode Matching and Hierarchical Mapping

Kaihui TU^{1, 2},
Zhihong HUANG¹,
Zhengrong HOU¹,
Haigang YANG^{1, 2,,}
1. Institute of Electronics, Chinese Academy of Sciences, Beijing 100190, China
2. University of Chinese Academy of Sciences, Beijing 100049, China
Funds:The National Natural Science Foundation of China (61876172, 61704173), The Major Program of Beijing Science and Technology (Z171100000117019)


摘要
摘要:码流生成在FPGA电子设计自动化(EDA)流程中，提供应用电路在芯片上物理实现所需的精准配置信息。现代FPGA的发展一方面呈现出器件规模及码流容量越来越大的趋势，另一方面越来越多可变阵列大小的嵌入式应用(例如eFPGA)又要求码流生成器具备更高的配置效率以及更精简的可重构数据库。针对码流生成时间增加的问题和阵列规模任意缩放的需求，该文提出一种模式匹配和层次映射的码流生成方法，即对编程单元按配置模式进行分类建模，在配置时按模型进行调用匹配，并采用了层次化的码流映射策略，使得数据库可随阵列排布调整动态生成。该方法可有效应对FPGA嵌入式应用中码流容量的增大以及阵列规模可变所带来的挑战，同时相比平面化的建模及映射方法，码流配置的时间复杂度由O(n)降低为O(lgn)。
关键词:FPGA/
码流生成/
嵌入式/
配置模式/
层次化
Abstract:Bitstream generator in FPGA Electronic Design Automation(EDA) offers precise configuration information, which enables the application circuits to be implemented on the target device. On one hand, modern FPGAs tend to have larger device scale and more configuration bits, on the other hand, embedded applications (e.g. eFPGAs) require better configuration efficiency and smaller, more adaptive database. In order to meet these new requirements, a bit-stream generation method is proposed which firstly models the configurable resources by configuration modes and matches the netlist with these models, then hierarchical mapping strategy is used to search every bit on a dynamically generated database determined by the array floorplan. This method well meets the challenges that embedded applications may bring-the surge of configuration bit count and the changeable size of the array. Compared to flattened modelling and mapping method, its time complexity is reduced from O(n) to O(lgn).
Key words:FPGA/
Bitstream generation/
Embedded/
Configuration mode/
Hierarchy



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