杨海钢1, 2,,,
李威3,
郝亚男4,
刘长龙4,
石彩霞1
1.中国科学院电子学研究所 北京 100190
2.中国科学院大学 北京 100049
3.中国科学院计算技术研究所 北京 100190
4.中国电子科技集团公司第五十四研究所 石家庄 050081
详细信息
作者简介:高丽江：男，1982年生，博士生，研究方向为可编程芯片结构设计
杨海钢：男，1960年生，研究员，博士生导师，研究方向为大规模集成电路设计、电子设计自动化(EDA)技术
李威：女，副研究员，1983年生，硕士生导师，研究方向为高性能芯片设计技术、大规模集成电路设计、FPGA优化结构
郝亚男：女，1983年生，高级工程师，研究方向为网络与通信SoC架构与芯片设计
刘长龙：男，1985年生，高级工程师，主要研究方向为通信SoC架构与芯片设计
石彩霞：女，1991年生，硕士，研究方向为FPGA CAD设计
通讯作者:杨海钢 yanghg@mail.ie.ac.cn
中图分类号:TN402计量
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被引次数:0
出版历程
收稿日期:2019-02-17
修回日期:2019-04-12
网络出版日期:2019-04-25
刊出日期:2019-10-01
A Circuit Optimization Method of Improved Lookup Table for Highly Efficient Resource Utilization
Lijiang GAO1, 2,Haigang YANG1, 2,,,
Wei LI3,
Yanan HAO4,
Changlong LIU4,
Caixia SHI1
1. Institure of Electronics, Chinese Academy of Sciences, Beijing 100190, China
2. University of Chinese Academy of Sciences, Beijing 100049, China
3. Institute of Computing Technology, Chinese Academy of Sciences, Beijing 100190, China
4. The 54th Research Institute of CETC, Shijiazhuang 050081, China
摘要
摘要:该文着重研究了FPGA芯片中核心模块基本可编程逻辑单元(BLE)的电路结构与优化设计方法，针对传统4输入查找表(LUT)进行逻辑操作和算术运算时资源利用率低的问题，提出一种融合多路选择器的改进型LUT结构，该结构具有更高面积利用率；同时提出一种对映射后网表进行统计的评估优化方法，可以对综合映射后网表进行重新组合，通过预装箱产生优化后网表；最后，对所提结构进行了实验评估和验证。结果表明：与Intel公司Stratix系列FPGA相比，采用该文所提优化结构，在MCNC电路集和VTR电路集下，资源利用率平均分别提高了10.428% 和 10.433%，有效提升了FPGA的逻辑效能。
关键词:基本可编程逻辑单元/
查找表/
进位链/
映射/
装箱
Abstract:The circuit structure optimization method for Basic programmable Logic Element (BLE) of FPGA is studied. Considering finding the solution to the bottleneck problem of low resource utilization efficiency in logic and arithmetic operations with 4-input Look Up Table (LUT), some efforts to improve BLE design based on 4-input LUT are explored. A high area-efficient LUT structure is proposed, and the possible benefits of such a new structure are analyzed theoretically and simulated. Further, a statistical method for evaluation of the post synthesis and mapping netlist is also proposed. Finally, a number of experiments are carried out to assess the proposed structure based on the MCNC and VTR benchmarks. The results show that, compared with Intel Stratix series FPGAs, the optimized structure proposed in this paper improves respectively the area efficiency of the FPGA by 10.428% and 10.433% in average under the MCNC and VTR benchmark circuits.
Key words:Basic programmable Logic Element (BLE)/
Look Up Table (LUT)/
Carry chain/
Mapping/
Packing
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