文献详情


Verilog语法的基本概念

文献类型	期刊
作者	夏宇闻[1]
机构	[1]北京航空航天大学 ↓
来源信息	年:2002期:21页码范围:76-79
期刊信息	电子产品世界ISSN:1005-5517
关键词	Verilog;行为描述;寄存器变量;enable;综合工具;结构描述;模块测试;赋值语句;程序结构;算法级;
摘要	前言Verilog HDL是一种用于数字系统设计的语言.用Verilog HDL描述的电路设计就是该电路的VerilogHDL模型,也称为模块.Verilog HDL既是一种行为描述的语言也是一种结构描述的语言.
链接地址	http://d.g.wanfangdata.com.cn/Periodical_dzcpsj200221034.aspx
DOI	10.3969/j.issn.1005-5517.2002.21.034

全文|
影响因子：


暂无成果共有人
dc:title:Verilog语法的基本概念
dc:creator:夏宇闻
dc:date: publishDate:2002-11-10
dc:type:期刊
dc:format: Media：电子产品世界
dc:identifier: LnterrelatedLiterature：电子产品世界.2002,76-79.
dc:identifier:DOI：10.3969/j.issn.1005-5517.2002.21.034
dc: identifier:ISBN:1005-5517