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用Verilog HDL语言设计分频器和32位计数器

外文标题	Frequency Divider and 32 -bit Counter Desibn Using Verilog HDL
文献类型	期刊
作者	谈艳云[1];罗志强[2]
机构	[1]北京航空航天大学电子工程系,北京航空航天大学电子工程系 北京 100083,北京 100083 [2]北京航空航天大学电子工程系,北京航空航天大学电子工程系 北京 100083,北京 100083 ↓
来源信息	年:2002卷:23期:6页码范围:366-367
期刊信息	微计算机应用ISSN:1003-1944
关键词	Verilog HDL 分频 32位计数器 MAX+PLUSⅡ开发环境
摘要	介绍一种软件实现分频器和32位计数器的设计思路.即采用大规模可编程逻辑芯片,并运用Verilog HDL语言设计出一种分频器和32位计数器.具有集成度高,模块化,设计实现简单,易于修改调试的特点.
所属部门	电子信息工程学院
链接地址	http://d.g.wanfangdata.com.cn/Periodical_wjsjyy200206012.aspx
DOI	10.3969/j.issn.2095-347X.2002.06.012

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dc:title:用Verilog HDL语言设计分频器和32位计数器
dc:creator:谈艳云;罗志强
dc:date: publishDate:2002-12-15
dc:type:期刊
dc:format: Media：微计算机应用
dc:identifier: LnterrelatedLiterature：微计算机应用.2002,23(6),366-367.
dc:identifier:DOI：10.3969/j.issn.2095-347X.2002.06.012
dc: identifier:ISBN:1003-1944