二维码（扫一下试试看！） | | 90nm CMOS工艺高速锁相环设计与优化 | | Design and Optimization of High Speed PLL Based on 90 nm CMOS Process | | 投稿时间：2017-04-01 | | DOI：10.15918/j.tbit1001-0645.2018.01.010 | | 中文关键词:锁相环电荷泵LC压控振荡器相位噪声 | | English Keywords:phase-locked loopcharge pumpLC voltage controlled oscillator (VCO)phase noise | | 基金项目:国家自然科学基金资助项目（61301006） | | | 摘要点击次数:1206 | | 全文下载次数:645 | | 中文摘要: | | 基于TSMC90nm CMOS工艺设计了一款高速锁相环.为优化锁相环整体的相位噪声及参考杂散性能，分析了差分电荷泵和LC压控振荡器的相位噪声，并且讨论了多模分频器的设计方法.高速锁相环的整体芯片版图面积为490μm×990μm.测试结果表明，在频偏1MHz处的相位噪声为-90dBc，参考杂散为-56.797dBc. | | English Summary: | | A high speed phase locked loop (PLL) was designed based on TSMC 90nm CMOS process. In order to optimize phase noise and reference spur, the main modules of PLL such as charge pump and LC voltage controlled oscillator (VCO) were analyzed and improved. The design method of multi-modulus divider (MMD) was studied in detail. The layout of the high speed PLL was optimized and whole chip area was arranged in 490μm×990μm. The testing results show that, the in-band phase noise can reach -90dBc at 1MHz frequency offset and the reference spur is -56.797dBc. | | 查看全文查看/发表评论下载PDF阅读器 | |
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