随着高性能器件的发展需求，器件尺寸的持续微缩是必然趋势。摩尔定律指出：“集成电路芯片上所集成的电子器件的数目，每隔18-24个月就翻一倍；微处理器的性能提高一倍，或价格下降一半。”，根据摩尔定律，器件的工艺节点以0.7倍的速率递减。然而，近年来，遵循摩尔定律的既定路线已经开始动摇，随着器件小型化至纳米尺度，晶体管开始出现迁移率降低、漏电流增大、功耗增加等严重的短沟道效应，这使得传统平行晶体管的微缩方法逼近物理极限。为了进一步微缩晶体管的尺寸，研究者们一直致力于开发新结构的电子器件。垂直晶体管具有天然的短沟道特性：其沟道长度仅由材料厚度决定，半导体沟道以三明治结构处于底电极与顶部电极之间。因此，垂直晶体管的研发有望作为一种全新的器件微缩方向，理论上可以将沟道物理长度缩小至10 nm以下，而不用依赖传统的高精度光刻技术。然而，受高能金属沉积技术的影响，垂直晶体管的金属半导体间形成了非常不理想的接触界面，此界面会破坏整个器件的沟道 （如图1），增加垂直隧穿电流，使器件不受栅极调控。这种现象在超短沟道器件下更加明显，使得垂直器件在10 nm沟道长度以下微缩面临巨大挑战。

图1. (a)具有非理想金属-半导体界面的垂直晶体管示意图。(b)非理想界面的传统平行晶体管示意图。LC,沟道长度。
为了克服这一问题，湖南大学刘渊教授课题组采用低能量的范德华电极集成方式，实现了以二维半导体作为半导体沟道的薄层甚至单原子层的短沟道垂直器件。研究人员将预制备的金属电极物理层压到二维半导体沟道的顶部，保留了其本征的晶格结构及其固有特性，形成理想的范德华金属半导体界面（图2）。与传统的金属沉积技术形成的金属-半导体界面相比，该理想界面原子级别平整，减小了隧穿电流。通过对垂直器件进行微缩，该工作发现沟道长度为0.65 nm和3.6 nm的垂直器件仍可以实现26和1000的开关比，将垂直晶体管的开关比性能提升了两个数量级（图2）。此外，通过低温电学测试表明，在3.6 nm的极短沟道下，范德华垂直器件的工作机制仍以热电子发射为主导。这项研究有望为生产出拥有高性能的亚3 nm级别沟道长度的晶体管，以及制备其它因工艺水平限制而出现不完美界面的范德华异质结器件，为提升芯片性能提供了一种全新的低能耗解决方案。

图2.(a)使用范德华电极的硫化钼垂直晶体管制备过程。(b)器件的横截面示意图。(c)典型器件的光学图，展示了两种不同电极制备工艺在同一异质结上。(d)具有3.6 nm沟道长度的范德华垂直晶体管转移曲线。(e)具有0.65 nm沟道长度的范德华垂直器件转移曲线。
该工作以“Transferred van der Waals metal electrodes for sub-1-nm MoS2 vertical transistors”为题，于2021年4月26日发表在《自然·电子学》（Nature Electronics）杂志上。湖南大学物理与微电子科学学院刘渊教授为文章通讯作者，博士研究生刘丽婷为文章的第一作者。湖南大学潘安练教授、廖蕾教授、段曦东教授为本项研究的主要合作者。这一工作得到了国家自然科学基金等项目的支持。
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