陈珍海^{1, 2},
魏敬和^2,,,
钱宏文²,
于宗光^{2, 3},
苏小波^{2, 3},
薛颜²,
张鸿⁴
1.黄山学院信息工程学院 ??黄山 ??245041
2.中国电子科技集团第五十八研究所 ??无锡 ??214035
3.西安电子科技大学微电子学院 ??西安 ??710071
4.西安交通大学微电子学院 ??西安 ??710049
基金项目:国家自然科学基金(61704161)

详细信息

作者简介:陈珍海：男，1982年生，高级工程师，主要研究方向为高性能A/D及D/A转换器设计
魏敬和：男，1970年生，教授级高级工程师，主要研究方向为SoC和高性能数模混合集成电路设计
钱宏文：男，1975年生，教授级高级工程师，主要研究方向为高性能数模混合集成电路设计和应用
于宗光：男，1964年生，教授，博士生导师，主要研究方向为高性能数模混合集成电路设计、射频电路设计、集成电路可靠性设计
苏小波：男，1984年生，博士生，研究方向为高性能数模混合电路设计
薛颜：男，1983年生，博士生，研究方向为高性能数模混合电路设计
张鸿：男，1978年生，副教授，博士生导师，主要研究方向为高速高精度模数转换器、射频收发机模拟前端电路和植入式医疗芯片设计

通讯作者:魏敬和　pume1975_cnjs@sina.com

中图分类号:TN432

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出版历程

收稿日期:2018-04-21
修回日期:2018-11-22
网络出版日期:2018-12-05
刊出日期:2019-03-01

Sample and Hold Front-end Circuit for 14-bit 210 MS/s Charge-domain ADC

Zhenhai CHEN^{1, 2},
Jinghe WEI^2,,,
Hongwen QIAN²,
Zongguang YU^{2, 3},
Xiaobo SU^{2, 3},
Yan XUE²,
Hong ZHANG⁴
1. School of Information Engineering, Huangshan University, Huangshan 245041, China
2. No.58 Research Institute, China Electronic Technology Group Corporation, Wuxi 214035, China
3. Microelectronic Institute, Xidian University, Xi’an 710071, China
4. School of Microelectronic, Xi’an Jiaotong University, Xi’an 710049, China
Funds:The National Natural Science Foundation of China (61704161)


摘要
摘要:该文提出一种用于电荷域流水线模数转换器(ADC)的高精度输入共模电平不敏感采样保持前端电路。该采样保持电路可对电荷域流水线ADC中由输入共模电平误差引起的共模电荷误差进行补偿。所提出的高精度输入共模电平不敏感采样保持电路被运用于一款14位210 MS/s电荷域ADC中，并在1P6M 0.18 μm CMOS工艺下实现。测试结果显示，该14位ADC电路在210 MS/s条件下对于30.1 MHz单音正弦输入信号得到的无杂散动态范围为85.4 dBc，信噪比为71.5 dBFS，而ADC内核功耗仅为205 mW，面积为3.2 mm²。
关键词:流水线模数转换器/
电荷域/
采样保持/
低功耗/
共模电荷
Abstract:A high precision common mode level insensitive sample and hold front-end circuit for charge domain pipelined Analog-to-Digital Converter (ADC) is proposed. The sample and hold circuit can be used to compensate the common mode charge errors caused by the variation of input common mode level in charge domain pipelined ADCs. Based on the proposed sample and hold circuit, a 14-bit 210 MS/s charge domain pipelined ADC is designed and realized in a 1P6M 0.18 μm CMOS process. Test results show the 14-bit 210 MS/s ADC achieves the signal-to-noise ratio of 71.5 dBFS and the spurious free dynamic range of 85.4 dBc, with 30.1 MHz input single tone signal at 210 MS/s, while the ADC core consumes the power consumption of 205 mW and occupies an area of 3.2 mm².
Key words:Pipelined Analog-to-Digital Converter (ADC)/
Charge-domain/
Sample and hold/
Low power/
Common-mode charge



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