张刚
职务：教授，博士生导师
邮箱：gang.zhang@tongji.edu.cn

同济大学电子信息工程学院教授，博士生导师。美国卡耐基梅隆大学电子与计算机工程博士，清华大学电子工程系微电子专业学士。2005年至2016年在美国高通公司射频集成电路部，任首席设计师高级经理。曾在加州大学圣地亚哥分校任兼职助理教授，讲授锁相环设计研究生课程。IEEE高级会员。
主要研究方向：
CMOS射频集成电路设计，主要针对蜂窝电话和无线连接通信应用，包括射频接收，发射和频率综合，专长射频频率综和器设计，包括高性能模拟和全数字锁相环，振荡器和参考时钟源。模拟混合电路设计，包括ADC/DAC，开关电容滤波器以及其他通用高性能模拟电路。
主要研究成果：
提出和领导实现全球第一款LTE-A 载波聚合频率综合器架构和频率规划，避免和减低同时接收发射多频道间干扰；
提出和领导设计基于相位数字转换器(PDC, phase to digital converter)的全数字锁相环，应用于多款商用芯片，并获批多项相关美国专利；
业界最早提出以数字时间转换器(DTC, digital to time converter)在锁相环反馈回路实现锁相环sigma-delta 噪声补偿，并获批美国专利。
独立设计实现应用于小数锁相环的定制单回路三阶sigma-delta 调制器，自2006年至今被所有高通商用射频芯片采用，累计量产使用超百亿片次。
与国内某领先芯片企业合作实现并量产国内首款达到802.11ax要求的射频频率综合器，各项指标达到国际领先水平。
主要工作履历和研发项目：
2016年9月至今，同济大学电子信息工程学院，教授，博士生导师。
20014年至2016年领导参与高通14纳米全模全频LTE-A大规模载波聚合蜂窝旗舰射频收发器芯片，为芯片射频模拟顶层及频率合成器子系统负责人。该芯片含多路并行射频收发通道，采用14纳米鳍式场效晶体管工艺。
2012-2014年主持设计世界第一款28纳米4G LTE-A载波聚合收发器芯片中的频率合成器组。提出并实现世界第一例全频载波聚合频率规划及架构。该芯片应用于高通旗舰骁龙810/820芯片组和苹果IPhone 6S。
2005-2012，曾参与和领导设计多款65纳米手机收发器芯片，应用于苹果IPhone 4/4S/5/6系列和三星 Galaxy S3/4/5/6系列等顶级手机。
2009年，在加州大学圣地亚哥分校电子工程系，兼职助理教授，讲授锁相环设计的研究生课程。于2007和2010年在清华大学和北京大学上海微电子研究院，讲授短期高级锁相环设计课程。于2013年撰写专著《CMOS集成锁相环电路设计》，由清华大学出版社出版，为国内院校及公司从业人员广泛采用。
现有14项已批美国专利，多项专利申请待批。为多种专业期刊和国际会议评审，包括IEEE Journal of Solid-State Circuits, IEEE Transactions on Circuits and Systems, IEEE International Solid-State Circuit Conference, IEEE RFIC Conference, IEE Electronic Letters。 IEEE高级会员。
部分获批美国专利：
专利号-8,803,616, Temperature compensation and coarse tune bank switches in a low phase noise VCO;
专利号-8,593,216, loop filter with noise cancellation;
专利号- 8,553,827，ADC-based mixed-mode digital phase-locked loop；
专利号-8,497,716， Phase locked loop with phase correction in the feedback loop；
专利号 -8,044,723，Oscillator signal generation with spur mitigation in a wireless communication device；
专利号- 8,022,849，Phase to digital converter in all digital phase locked loop；
专利号- 7,876,871，Linear phase frequency detector and charge pump for phase-locked loop；
专利号- 7,759,993，Accumulated phase-to-digital conversion in digital phase locked loops；
专利号- 7,583,152，Phase-locked loop with self-correcting phase-to-digital transfer function；
专利号-9,455,716, reconfigurable fractional divider;
部分发表论文：
Cincalini, G. Zhang, et. al.,“A 65nm CMOS SoC with embedded HSDPA/EDGE transceiver, digital baseband and multimedia processor”, IEEE International Solid-State Circuits Conference, 2011;
Y. Tang, G.Zhang, et al. “A configurable multi-band multi-mode transmitter with spur cancellation through digital baseband”, IEEE Symposium on VLSI circuits, 2011;
G.Zhang, “Linearized charge pump independent of mismatch through timing rearrangement”, Electronic Letters, Vol. 46, No.1, January, 2010.
M. Liu, G. Zhang, J.Dong, C. Zhao, “Interface Circuit for Capacitive Micro-accelerometer”, 51^st Midwest Symposium on Circuits and Systems, 2008;
G.Zhang, A.Dengi, R.Rutenbar, L.R.Carley, "A Synthesis Flow Toward Fast Parasitic Closure for RFIC’s", IEEE/ACM Design Automation Conference, June, 2004.
G.Zhang, A.Dengi, L.R.Carley, "Automatic Synthesis of a 2.1GHz SiGe Low Noise Amplifier", IEEE RFIC 2002 Conference, Seattle, WA, June, 2002.
G.Zhang, A.Dengi, “Analog/RFIC Synthesis Flows with Automatic Sizing and Layout", IEEE RFIC 2003 Conference, Philadelphia, PA, June, 2003.
G.Zhang, L.R.Carley, "A CMOS-MEMS Magnetic Thin-Film Inductor for RF and IF Filter Circuits", IEEE ISCAS 2004, Vancouver, Canada, May, 2004.
H.Luo, G.Zhang, G.Fedder, L.R.Carley, "A Post CMOS Micromachined Lateral Accelerometers", IEEE Journal of MEMS, June, 2002.
G.Zhang, G.Fedder, "A CMOS Accelerometer with structural compensation", IEEE MEMS'99 International Conference, Orlando, Fl, Jan. 1999.
获得奖项：
2009高通公司Upendra Patel Achievement Awards, for contribution to LCU project;
2008 高通公司Upendra Patel Achievement Awards, for contribution to SC2x project;
1994清华大学优良毕业生奖；