刘煦^{1, 2, 3},
李云铎^{1, 2, 3},
叶联华^{1, 2, 3},
黄张成^{1, 2},
马英杰^{1, 2},
黄松垒^{1, 2,,},
方家熊^{1, 2}
1.中国科学院上海技术物理研究所 传感技术联合国家重点实验室 上海 200083
2.中国科学院上海技术物理研究所 中国科学院红外成像材料与器件重点实验室 上海 200083
3.中国科学院大学 北京 100049
基金项目:国家自然科学基金(62075229, 61675225)

详细信息

作者简介:刘煦：男，1994年生，博士生，研究方向为光电传感器读出电路设计
李云铎：男，1995年生，硕士生，研究方向为光电传感器读出电路设计
叶联华：男，1995年生，硕士生，研究方向为光电传感器读出电路设计
黄张成：男，1985年生，副研究员，研究方向为光电传感器读出电路设计
马英杰：男，1988年生，副研究员，研究方向为半导体光电器件
黄松垒：男，1984年生，副研究员，研究方向为光电传感器读出电路设计
方家熊：男，1939年生，研究员，研究方向为半导体光电器件、光电传感器读出电路设计

通讯作者:黄松垒　huangsl@mail.sitp.ac.cn

中图分类号:TN402; TP212

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出版历程

收稿日期:2021-01-18
修回日期:2021-04-19
网络出版日期:2021-04-30
刊出日期:2021-06-18

Design of Low-jitter, Multi-phase Clock Generation Circuit for Geiger-mode Avalanche Focal Plane Array Applications

Xu LIU^{1, 2, 3},
Yunduo LI^{1, 2, 3},
Lianhua YE^{1, 2, 3},
Zhangcheng HUANG^{1, 2},
Yingjie MA^{1, 2},
Songlei HUANG^{1, 2,,},
Jiaxiong FANG^{1, 2}
1. State Key Laboratories of Transducer Technology, Shanghai Institute of Technical Physics, Chinese Academy of Sciences, Shanghai 200083, China
2. Key Laboratory of Infrared Imaging Materials and Detectors, Shanghai Institute of Technical Physics, Chinese Academy of Sciences, Shanghai 200083, China
3. University of Chinese Academy of Sciences, Beijing 100049, China
Funds:The National Natural Science Foundation of China(62075229, 61675225)


摘要
摘要:针对单光子探测盖革雪崩焦平面读出电路应用，基于全局共享延迟锁相环和2维H型时钟树网络，该文设计一款低抖动多相位时钟电路。延迟锁相环采用8相位压控延迟链、双边沿触发型鉴相器和启动-复位模块，引入差分电荷泵结构，减小充放电流失配，降低时钟抖动。采用H时钟树结构，减小大规模电路芯片传输路径不对称引起的相位差异，确保多路分相时钟等延迟到达像素单元。采用0.18 μm CMOS工艺流片，测试结果表明，延迟锁相环锁定频率范围150～400 MHz。锁定范围内，相位噪声低于–127 dBc/Hz@1 MHz，时钟RMS抖动低于2.5 ps，静态相位误差低于65 ps。
关键词:全局时钟/
延迟锁相环/
差分电荷泵/
H型时钟树/
盖革雪崩焦平面
Abstract:A low-jitter multi-phase clock generation circuit is designed based on a global shared Delay Locked Loop (DLL) and a two-dimensional H-shaped clock tree network for Geiger-mode avalanche focal plane array applications. The DLL adopts an eight-phase voltage-controlled delay chain, a double-edge trigger phase detector and a start reset module. A differential charge pump structure is introduced to reduce the current mismatch between charging and discharging and lower the clock timing jitter. H clock tree structure is involved to diminish the phase variation induced by the asymmetry of the transmission route for large scale integrated circuit, ensuring an equal delay of the multi-channel split-phase clock signal to the pixel unit. The locking frequency range of 150～400 MHz, phase noises below -127 dBc/Hz at 1 MHz offset, RMS timing jitter of below 2.5 ps and static phase error below 65 ps are achieved based on a 0.18 μm digital-analog hybrid CMOS technology.
Key words:Global clock/
Delay Locked Loop (DLL)/
Differential charge pump/
H clock tree/
Geiger avalanche focal plane



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