基本信息
王峥男硕导中国科学院深圳先进技术研究院
电子邮件： zheng.wang@siat.ac.cn
通信地址： 深圳市南山区西丽学苑大道1068号
邮政编码：
部门/实验室：数字所
研究领域数字集成电路设计，处理器体系结构，人工智能芯片设计，EDA工具设计

招生信息
招生专业081201-计算机系统结构
080902-电路与系统

招生方向处理器体系结构，集成电路设计，人工智能芯片设计，EDA工具设计


教育背景2010-09--2015-10亚琛工业大学工学博士，电子信息工程
2007-10--2009-09慕尼黑工业大学理学硕士，通信工程
2002-09--2006-07上海交通大学理学学士，应用物理


工作经历




工作简历2020-01~现在,中国科学院深圳先进技术研究院,副研究员
2017-01~2019-12,中国科学院深圳先进技术研究院,助理研究员
2015-10~2016-12,南洋理工大学,博士后研究员
2008-04~2010-06,慕尼黑英飞凌科技有限公司,实习工程师

社会兼职2018-10-16-2018-10-18,IEEE APCCAS 2018分会主席,
2018-07-08-2018-07-13,IEEE ISVLSI 2018分会主席,
2018-03-12-2018-03-15,IEEE IV 2018分会主席,

个人简介
中国科学院深圳先进技术研究院异构智能计算中心副研究员，硕士生导师。从事数字集成电路，EDA工具，人工智能处理器，智能驾驶系统设计。主持国自然青年基金，广东省重点研发领域研发计划课题负责人，深圳市高层次人才创新创业基金，先进院优秀青年基金，华为横向项目等。发表近40篇论文，一本英文专著，一部章节，申请专利9项。曾于2008年至2009年间就职于慕尼黑英飞凌科技（Infineon AG）进行嵌入式多核平台操作系统内核开发。曾于2012到2015年间在欧盟项目GEMSCLAIM中担任处理器架构师，设计基于RISC和VLIW架构的功耗管理芯片。所设计的芯片架构高层次综合及功率估计工具曾于2013年及2014年计算机领域顶级会议“国际电子设计大会（Design Automation Conference, DAC）”上进行展示，并被英国、瑞士等地高校采用作为科研辅助工具。荣获了2016年“欧洲电子设计与测试大会（Design Automation and Test in Europe, DATE）”上最佳短论文提名(2/110)及2015年最佳博士生海报（2/30）提名。担任多款人工智能芯片架构与电路设计师，物理不可克隆功能架构师，并成功完成流片与测试。


专利与奖励
奖励信息（1） 中科院先进院优秀员工, 一等奖, 研究所（学校）, 2019
（2） 广东省人才优粤卡B类, 省级, 2019
（3） 中科院先进院学术新星奖, 一等奖, 研究所（学校）, 2017
（4） 中科院先进院优秀员工, 一等奖, 研究所（学校）, 2017
（5） 深圳市孔雀人才C类, 市地级, 2017
（6） 南山区领航人才C类, 市地级, 2017
（7） 欧洲电子设计、自动化与测试大会（DATE）会议最佳论文提名奖, 其他, 2016
（8） 欧洲电子设计、自动化与测试大会（DATE）会议最佳博士生海报提名奖, 其他, 2015

专利成果（ 1 ） 神经元电路、芯片、系统及其方法、存储介质, 发明, 2018, 第 1 作者, 专利号: 8.0
（ 2 ） 强化学习网络的训练方法、装置、训练设备及存储介质, 发明, 2018, 第 1 作者, 专利号: 2.5
（ 3 ） 卷积神经网络计算的加速方法、装置、设备及存储介质, 发明, 2018, 第 1 作者, 专利号: 5.8
（ 4 ） 基于矢量地图的无人车导航方法、装置、设备及存储介质, 发明, 2018, 第 1 作者, 专利号: 8.X
（ 5 ） 一种用于车辆自动驾驶的策略网络模型的生成方法及装置, 发明, 2017, 第 2 作者, 专利号: 4.0
（ 6 ） 一种存储器容错保护方法、装置、设备及存储介质, 发明, 2017, 第 3 作者, 专利号: 8.0
（ 7 ） 一种多线程数据处理方法、加速器及系统, 发明, 2019, 第 1 作者, 专利号: 7.4
（ 8 ） 数据流重构方法及可重构数据流处理器, 发明, 2019, 第 1 作者, 专利号: 0.9
（ 9 ） 卷积神经网络的加速计算方法、存储介质和计算机设备, 发明, 2020, 第 2 作者, 专利号: 2.8


出版信息
发表论文（1）Accelerating hybrid and compact neural networks targeting perception and control domains with coarse-grained data-flow reconfiguration,Journal of Semiconductors,2020-02,第1作者
（2）A Generic Block-level Error Confinement Technique for Memory based on Principal Component Analysis,Applied Sciences,2019-08,通讯作者
（3）A Torque Observer for IPMSM Drives Based on Deep Neural Network,IEEE Conference on Industrial Electronics and Applications,2019-06,第5作者
（4）Accelerating Compact Convolutional Neural Networks with Multi-threaded Data Streaming,IEEE Computer Society Annual Symposium on VLSI (ISVLSI),2019-05,通讯作者
（5）A Current Mirror Cross Bar Based 2.86-Tops/W Machine Learner and PUF with <2.5% BER in 65nm CMOS for IoT Application,IEEE International Symposium on Circuits and Systems (ISCAS),2019-05,第2作者
（6）A 2.86-TOPS/W Current Mirror Cross-Bar Based Machine-Learning and Physical Unclonable Function Engine for Internet-of-Things Applications,IEEE Transactions on Circuits and Systems I: Regular Papers,2019-01,第2作者
（7）Accelerator design for convolutional neural network with vertical data streaming,IEEE Asia Pacific Conference on Circuits and Systems (APCCAS),2018-11,通讯作者
（8）A CGRA based Neural Network Inference Engine for Deep Reinforcement Learning,IEEE Asia Pacific Conference on Circuits and Systems (APCCAS),2018-11,通讯作者
（9）Low-cost vector map assisted navigation strategy for autonomous vehicle,IEEE Asia Pacific Conference on Circuits and Systems (APCCAS),2018-11,通讯作者
（10）基于可重构阵列架构的强化学习计算引擎,集成技术,2018-07,通讯作者
（11）一种基于轻量级矢量地图的无人车导航方法,集成技术,2018-07,通讯作者
（12）Current Mirror Array: A Novel Circuit Topology for Combining Physical Unclonable Function and Machine Learning,IEEE Transactions on Circuits and Systems I: Regular Papers,2018,第1作者
（13）Detecting Fault Injection Attacks Based on Compressed Sensing and Integer Linear Programming,IEEE Transactions on Dependable and Secure Computing,2018,第3作者
（14）Automated High-level Modeling of Power, Temperature and Timing Variation for Microprocessor,KMUTNB: International Journal of Applied Science and Technology,2017-08,第1作者
（15）Current Mirror Array: a Novel Lightweight Strong PUF Topology with Enhanced Reliability,IEEE International Symposium on Circuits and Systems (ISCAS),2017,第1作者
（16）Mitigation of NBTI-induced Timing Degradation in Processor,ACM International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems,2016-04,第3作者
（17）Runtime NBTI Mitigation for Processor Lifespan Extension via Selective Node Control,25th IEEE Asian Test Symposium (ATS),2016,第3作者
（18）Reliable Many-Core System-on-Chip Design using K-Node Fault Tolerant Graphs,IEEE Computer Society Annual Symposium on VLSI (ISVLSI),2016,第1作者
（19）Statistical Fault Injection for Impact-Evaluation of Timing Errors on Application Performance,Design Automation Conference (DAC),2016,第2作者
（20）A Low Overhead Error Confinement Method based on Application Statistical Characteristics,Design, Automation, and Test in Europe (DATE),2016,第1作者
（21）Architectural Error Prediction using Probabilistic Error Masking Matrices,Asia Symposium on Quality Electronic Design (ASQED),2015-08,第1作者
（22）Architectural Reliability Estimation using Design Diversity,International Symposium on Quality Electronic Design (ISQED),2015,第1作者
（23）Processor design with asymmetric reliability,IEEE Computer Society Annual Symposium on VLSI (ISVLSI),2014,第1作者
（24）System-level reliability exploration framework for heterogeneous MPSoC,ACM proceedings of the 24th edition of the great lakes symposium on VLSI (GLSVLSI),2014,第1作者
（25）Opportunistic redundancy for improving reliability of embedded processors,8th International Design and Test Symposium (IDT),2013,第1作者
（26）Accurate and efficient reliability estimation techniques during ADL-driven embedded processor design,Design, Automation, and Test in Europe (DATE),2013,第1作者
（27）Power Modeling and Estimation during ADL-driven Embedded Processor Design,4th Annual International Conference on Energy Aware Computing Systems and Applications (ICEAC),2013,第1作者
（28）Fast reliability exploration for embedded processors via high-level fault injection,International Symposium on Quality Electronic Design (ISQED),2013,第1作者
（29）ASIC synthesis using architecture description language,Proceedings of Technical Program of 2012 VLSI Design, Automation and Test,2012,第1作者
（30）High-level design space and flexibility exploration for adaptive, energy-efficient WCDMA channel estimation architectures,International Journal of Reconfigurable Computing,2012,第2作者
（31）Adaptive energy-efficient architecture for wcdma channel estimation,International Conference on Reconfigurable Computing and FPGAs,2011,第2作者

发表著作（1）High-level Estimation and Exploration of Reliability for Multi-Processor System-on-Chip,Springer,2017-10,第1作者
（2）Low-Power Processor Design Methodology: High-level Estimation and Optimization via Processor Description Language,CRC Press,2019-03,第1作者


科研活动
科研项目（ 1 ） 高层处理器设计流程中延时错误建立及传输机制的研究, 主持,国家级,2018-01--2020-12
（ 2 ） 计算资源受限条件下的神经网络算法与芯片实现, 主持,省级,2018-02--2020-02
（ 3 ） 多模式数字神经网络处理器设计, 主持,市地级,2017-07--2019-07
（ 4 ） 走航式海洋浮游植物流式成像智能分析仪系统研制, 参与,部委级,2020-01--2021-12
（ 5 ） 可敏捷定制的智能视觉处理器及系统应用, 参与,省级,2020-01--2022-12
（ 6 ） 华为公司处理器可靠性项目, 主持,院级,2019-01--2019-12

参与国际项目



(1) GEMSCLAIM: GreenEr Mobile Systems by Cross LAyer Integrated energy Management, CHIST-ERA, EU, 2012-2015
(2) UMIC: Ultra High-Speed Mobile Information and Communication, Deutsche Forschungsgemeinschaft (DFG), Germany, 2010-2015
(3) Ultra Low Power Neuromorphic Computing with Spin-devices, Ministry of Education (MoE), Singapore, 2015-2016




指导学生现指导学生
郭伟钰硕士研究生085211-计算机技术

指导客座学生





姓名 学校 课题方向 就业
梁明兰 桂电 智能处理器片上强化学习模块设计与实现 AMD
李善辽 桂电 基于垂直存储技术的卷积网络计算优化与实现 杰里科技
李闻达 山东理工 无人驾驶路径跟踪技术优化设计与实践 现代研究院
林跃金 西电 智能处理器快速存储调度模块设计 芯原微电子
赵炜 西电 大规模检测网络的智能处理器部署 紫光展锐
周丽冰 西电 智能处理器LSTM模块设计与优化 紫光展锐
谢文婷 西电 残差网络模块设计、量化网络加速模块设计 紫光展锐
粟金源 西电 基于RISC-V的AI数据流计算平台设计 瓴盛科技
陈文轩 西电 40nm SMIC工艺的智能处理器实现与优化技术 新入职
杜安华 西电 智能芯片动态位宽调整技术设计与实现 新入职
廖健西电 基于相似性检测技术的智能数据缓冲模块设计 新入职
董博西电 基于机会性保护技术的高可靠性智能处理器设计 新入职
雷明西电 面向视频应用的三维阵列智能芯片架构设计 新入职
王卓西电 基于权重压缩技术的智能处理器性能优化 新入职