基本信息
韩银和男博导中国科学院计算技术研究所
电子邮件： yinhes@ict.ac.cn
通信地址： 北京市海淀区科学院南路6号
邮政编码： 100190

研究领域计算机体系结构和芯片，智能硬件，机器人芯片系统
想进一步了解我的研究信息，可访问我的主页：
http://www.carch.ac.cn/~yinhes/


招生信息欢迎报考！

本人每年度大致能招生2名硕士，2名博士，和李晓维老师一起招生2名硕士，2名博士。

未来的时代是网络化、智能化的信息时代，我们小组以为未来智能时代、机器人时代提供核心大脑芯片为使命，研究为机器人、智能硬件提供更高性能、更强控制能力、更高智能的原创方法。 小组以培养创新型精英人才为目标，在领域顶级会议上发表多篇论文，是在国际上该领域有较高知名度的研究组。


课题组历来有重视研究生培养的传统，研究生的成绩也非常突出。?已毕业的学生多次获得国家/科学院/计算所的奖励，其中：2名获得中国计算机学会优秀博士论文奖（全国每年约10左右），1名获得院长奖学金优秀奖学金，1名所长奖学金特别奖学金，1名科学院冠名奖学金，5名获得计算所冠名奖学金， 2名博士生在体系结构领域顶级国际会议ISCA上发表论文。

毕业学生在国内高校及顶级科研机构就业形势好。有4名博士生留科学院系统工作，3名博士生去高校（均为211以上高校），1名硕士生创业，1名去政府部门工作，2名去著名外企/国企工作。我们鼓励学生利用所创新的知识自主创业，研产结合。我们也鼓励学生在博士毕业后，能延续自己的学术生涯，去高校继续从事科学研究，培养人才。

我们课题组非常国际化，鼓励学生出访交流，机会很多，每年都会邀请10余名国外知名来课题组交流。









工作经历2014年9月- ，中科院计算所（计算机体系结构国家重点实验室），研究员
2008年9月-2014年9月，中科院计算所(计算机体系结构国家重点实验室),副研究员
2006年3月2008年9月，中科院计算所(先进测试技术实验室),助理研究员
积极参与国际学术会议，是多个国际著名学术会议的程序委员会委员。

教授课程

专利与奖励因为在芯片方面的工作，他获得了中科院院长特别奖，中科院优秀博士论文，中国计算机学会优秀博士论文，以及全国优秀博士论文提名（奖）等。他还获得IEEE Asian Test Symposium 2003的最佳论文奖，北京市科技进步奖，计算机学会王选奖等。
重要学术奖励
2006年 中国科学院院长奖学金特别奖。
2005年 中国计算机学会创新奖“集成电路逻辑测试基础技术”（排名第三）
2003年 IEEE Asia Test Symposium最佳论文奖（IEEE Test Technology Technical Council 颁发）。
2005年 IEEE/ACM Asian South Pacific Design Automation Conference最佳论文奖提名，测试领域唯一。
2005年 获“中国科学院计算技术研究所所长特别奖”。
2005年 中国科学院计算技术研究所SONY奖。
专利:
1. 韩银和、李晓维，“一种单输出无反馈时序测试影响压缩电路”，专利号：ZL, 授权日：2006年9月27日。
2. 韩银和，李晓维，“用于交流扫描测试中的片上快速信号生成电路”，专利号：ZL1. 2，授权时间：2008年3月5日。
3. 韩银和，李晓维，“一种快速的集成电路测试流程优化方法”，专利号：ZL7. 7，授权时间：2007年8月8日。
4. 韩银和，李晓维，“一种卷积码的编码方法” ，专利号：ZL1. 8，授权时间：2008年2月6日。
5. 韩银和，李晓维，“一种应用于系统级芯片测试中的芯核并行包装电路和方法”， 专利号：ZL2. 1，授权时间：2007年6月27日。

出版信息1. Referred Conference Papers
2011
[C31] Binzhang Fu, Yinhe Han, Jun Ma, Huawei Li, Xiaowei Li, "An Abacus Turn Model for Time/Space-Efficient Reconfigurable Routing", Will appear in Proc. of IEEE/ACM International Symposium on Computer Architecture(ISCA), 2011.
[C30] Jianbo Dong, Lei Zhang, Yinhe Han, Xiaowei Li, “Wear Rate Leveling: Lifetime Enhancement of PRAM with Endurance Variation”, Will appear in Proc. of IEEE/ACM Design Automation Conference (DAC), 2011.
[C29] Jianliang Gao, Yinhe Han, Xiaowei Li, “Avoiding Data Repetition and Data Loss in Debugging Multiple-Clock Chips”, Will appear in Proc. of IEEE/ACM Design, Automation, and Test in Europe (DATE), 2011.(PDF)
[C28] Ying Wang, Lei Zhang, Yinhe Han, Huawei Li and Xiaowei Li, “Smart Memory: exploiting and managing abundant off-chip optical bandwidth”, Will appear in Proc. of IEEE/ACM Design, Automation, and Test in Europe (DATE), 2011. (PDF)
[C27] Cheng Liu, Lei Zhang, Yinhe Han, Xiaowei Li, “Vertical Interconnects Squeezing in Symmetric 3D Mesh Network-on-Chip”, Will appear in Proc. of Asia and South Pacific Design Automation Conference (ASP-DAC), 2011.(PDF)
[C26] Cheng Liu, Lei Zhang, Yinhe Han, Xiaowei Li, “A Resilient On-chip Router Design Through Data Path Salvaging”, Will appear in Proc. of Asia and South Pacific Design Automation Conference (ASP-DAC), 2011.(PDF)
2010
[C25] Huawei Li, Dawen Xu, Yinhe Han, Kwang-Ting Cheng and Xiaowei Li, “nGFSIM : A GPU-Based Fault Simulator for 1-to-n Detection and its Applications”, Proc. of IEEE International Test Conference (ITC), paper 12.1, Nov. 2010.(PDF)
[C24]Song Jin, Yinhe Han, Huawei Li and Xiaowei Li, “P2CLRAF: An Pre- and Post-silicon Cooperated Circuit Lifetime Reliability Analysis Framework”, Proc. of IEEE Asian Test Symposium (ATS), 2010. (PDF)
[C23]Ying Wang, Lei Zhang, Yinhe Han, Huawei Li and Xiaowei Li, “Address Remapping for Static NUCA in NoC-based Degradable Chip-Multiprocessors”, Proc. of IEEE Pacific Rim International Symposium on Dependable
Computing (PRDC), 2010. (PDF)
[C22] Guihai Yan, Xiaoyao Liang, Yinhe Han, Xiaowei Li , “Leveraging the Core-Level Complementary Effects of PVT Variations to Reduce Timing Emergencies in Multi-Core Processors”, Proc. of IEEE/ACM International Symposium on Computer Architecture (ISCA), 2010. (PDF)
[C21] Bingzhang Fu, Yinhe Han, Huawei Li, Xiaowei Li , “Binary-Tree Waveguide Connected Time/Power Efficient Optical Network-on-Chip”, Proc. of IEEE/ACM Design, Automation, and Test in Europe (DATE), 2010. (PDF)
[C20] Lei Zhang, Yu Yue, Yinhe Han, Xiaowei Li, Shangping Ren ,”Performance-Asymmetry-Aware Topology Virtualization for Defect-tolerant NoC-Based Many-core Processors”, Proc. of IEEE/ACM Design, Automation, and Test in Europe (DATE), 2010.(PDF)
2009
[C19] Jun Liu, Yinhe Han, Xiaowei Li , “Extended Selective Encoding of Scan Slices for Reducing Test Data and Test Power”, Proc. of IEEE Asian Test Symposium (ATS), 2009.
[C18] Song Jin, Yinhe Han, Lei Zhang, Huawei Li , Xiaowei Li and Guihai Yan,” M-IVC: Using Multiple Input Vectors to Minimize Aging-induced Delay”, Proc. of IEEE Asian Test Symposium (ATS), 2009.(PDF)
[C17] Jianbo Dong, Lei zhang, Yinhe Han, Guihai Yan and Xiaowei Li , “Variation-Aware Scheduling for Chip Multiprocessors with Thread Level Redundancy”, Proc. of IEEE Pacific Rim International Symposium on Dependable Computing (PRDC), 2009.(PDF)
[C16] Bingzhang Fu, Yinhe Han, Huawei Li and Xiaowei Li ,”A New Multiple-Round DOR Routing for 2D Network-on-chip Meshes”,Proc. of IEEE Pacific Rim International Symposium on Dependable Computing (PRDC), 2009.(PDF)
[C15] Guihai Yan, Yinhe Han, Hui Liu, Xiaoyao Liang, Xiaowei Li, "MicroFix: Exploiting Path-grained Timing Adaptability for Improving Power-Performance Efficiency", International Symposium on Low Power Electronics and Design(ISLPED), 2009.(PDF)
[C14] Guihai Yan, Yinhe Han, Xiaowei Li, “A Unified Online Fault Detection Scheme via Checking of Stability Violation”, Design, Automation and Test in Europe 2009. (PDF)
[C13] Jianliang Gao, Yinhe Han, and Xiaowei Li, "A New Post-silicon Debug Approach Based on Suspect Window", VLSI Test Symposium(VTS), 2009. (PDF)
2. Journals
2010
[J20]Jianbo Dong, Lei Zhang, Yinhe Han, Guihai Yan and Xiaowei Li, “Performance-asymmetry-aware scheduling for Chip Multiprocessors with static core coupling”, Journal of Systems Architecture, 56, 534-542, 2010.
[J19] Jianliang Gao, Yinhe Han, Xiaowei Li, “A Novel Post-Silicon Debug Mechanism Based on Suspect Window”, IEICE Transactions on Information and Systems, Vol.E93-D No.5 pp.1175-1185, 2010.
[J18] Jun Liu, Yinhe Han, Xiaowei Li, “Extended Selective Encoding for Reducing Test Data and Test Power”, IEICE Transactions on Information and Systems ,Vol.E93-D No.8, pp.2223-2232，2010.
2009
[J17] Lei Zhang, Yinhe Han, Qiang Xu, Xiaowei Li and Huawei Li. “On Topology Reconfiguration for Defect-Tolerant NoC-Based Homogeneous Manycore Systems”, IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol.17, pp.1173-1186, 2009. (PDF)
[J16] Wei Wang, Yin-He Han, Xiao-Wei Li, Fang Fang. “Co-optimization of Dynamic/Static Test Power in Scan Test”, Chinese Journal of Electronics. (PDF)

科研活动留所工作后，在国家973项目支持下，他开展了可靠计算方向的研究工作，针对多核处理器中时序安全性问题，提出解决方法；开展了多核互连方向研究工作，针对片上网络中出现的通信热点问题，提出了可重构路由设计，优化了性能；上述2项成果发表在体系结构领域顶级会议ISCA上，ISCA 在体系结构领域享有盛誉，国内很少发表，我们连续2年在该会议上发表论文。
研究大规模数字电路的测试压缩方法，发现了时序压缩序列和矩阵二维空间变换之间的满射关系，建立了对测试响应进行时序压缩的理论分析方法，首次证明了卷积编码压缩电路的特性，拓展了内建自测试的基础理论；该研究成果中的部分技术获得IEEE 亚洲测试会议的最佳论文奖, 陆续的研究成果也获得了IEEE 亚洲太平洋地区设计自动化会议的最佳论文奖提名,被邀请在该会议的博士论坛上做展示，部分研究成果已经被顶级EDA厂商Synopsys吸收。论文已被国外同行引用20余次。所提测试压缩技术被美国编著的测试专著《VLSI Test Principle and Architecture》和《System-on-Chip Test Architectures Nanometer Design for Testability》作为一节详细介绍。
研究项目
1.863探索类项目，“大规模多核处理器系统片上高性能互连技术研究”， 在研
2.国家自然科学基金面上项目，“片上网络芯片中路由器和互连线的测试方法研究”，在研
3.863探索类项目（副组长），“多处理器片上系统运行中低功耗关键技术研究”，在研
4.NSFC与香港RGC联合科研基金项目（陆方合作申请人之一），“片上系统测试架构设计与优化：针对噪声引起的测试良产率下降的研究”，在研

合作情况
项目协作单位Research Collaborators
Shangping Ren (Associate Professor of Illinois Institute of Technology)
Qiang Xu (Assistant Professor of the Chinese University of Hong Kong)
Zuying Luo (Associate Professor of Beijing Normal University)

指导学生